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Tommes
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Klausuren

Beitrag von Tommes » 23.05.2008 22:09

Klausuren

Prüfung RBE
Hier ein paar Erinnerungsfetzen (noch nicht mal meine):
  • beim IC-Entwurf: Optimierungsfaktor beeinflusst die Platzierung
  • was ist ein Entwurfstool? Welche Aufgaben übernimmt es? (Synthese, Analyse, Optimierung)
  • Was ist die Entwurfsschere?
  • Alle drei Arten der Einteilung von Entwurfsstilen ausführlich!!
  • Was ist Synthese, Analyse, Verifikation? (Definitionen)
  • Was ist eine Standardzelle?
  • Welche Zellenarten sind in Standardzellenbibliotheken enthalten beim IC-Entwurf? (Standardzellen für NAND, NOR, INV mit jeweils VERSCHIEDENER Eingangszahl)
  • Was ist eine Makrozelle?
  • Welche Randbedingungen gibt es beim Leiterplattenentwurf? (einfach ein paar Beispiele)
  • Welche Daten braucht man für den Layoutentwurf? (Netzliste, Bauelementebibliothek, Technologiedaten)
  • Was ist Hochsprachenentwurf? Welche Hochsprachen gibt es?
  • Was ist Schaltplan-Entwurf?
  • Wie werden x- und y-Achsen beim Schaltplan beschriftet?!!!! (x: Zahlen, y: Buchstaben)
  • Was sind Back-Annotations-Daten?
  • Was beinhalten Netzlisten? (Bauelemente, deren Verbindungen, Hierarchie)
  • Waren die in der Übung eingesetzten Tools interaktive oder automatische Tools? (IC: automatisch, weil kein Platzieren & Verdrahten von Hand, LP: interaktiv)
  • Was ist mil? Was ist der Unterschied zwischen inch und Zoll? (KEINER!)
  • Was sind die großen Verbindungen zum Core beim IC-Entwurf? (Power, Ground)
  • Was beinhalten die Padzellen? Welche Aufgaben haben sie?
  • Was ist ERC? Was ist DRC?
  • Welche Datei braucht man für die Extraktion und was beinhaltet sie? (Extraktions-File, beinhaltet Zuordnung geometrischer Polygonanordnungen zu Elementen einer Schaltung)
  • Was ist LVS? + Funktionsweise (also: Erkennung der Bauelemente per 'Legende' ->Netzliste -> Netzlistenvergleich)
  • Gehört Simulation zur Verifikation? (JA)
  • Wie funktioniert formale Verifikation?
  • Welche drei Aspekte haben Bibliothekselemente? (Symbol, Modell, Form/Layout oder: "Struktur/Funktion/Geometrie")
  • Was sind EDIF-, SDF-, GDSII- und Gerber-Formate? Was beinhalten sie?
  • Die Fehlermeldungen beim IC-Entwurf solltet ihr erklären können - auch die die beim Erstellen der GDSII-File auftreten.
Tip: Nicht vom Professor verunsichern lassen und auf ihn achten :)
Viel Erfolg allen die es noch vor sich haben!

ich versuch mich auch noch mal:
  • Was ist Optimierung? (oder so ähnlich)
  • Was ist Hochsprachenentwurf? Warum benutzt man diesen Entwurfsschritt? Wo findet er Anwendung?
  • Randbedingungen beim Layoutentwurf?
  • Wie kann man die Lage der Pads beim IC-Entwurf beeinflussen?
  • Was ist Pitch?
  • Beispiele der geometrischen Verifikation und wie funktionieren diese?
selinaz:
  • nennen sie ein optimierungstool! (komprimierung im altium)
  • in was lässt sich komprimierung untergliedern? (1D, 2D)
  • welche komprimierungsart ist effektiver? (2D)
  • warum ist FPGA günstiger als Gate Array (für FPGA keine verschiedene masken nötig, nur einmal
produktion. man muss nicht jedesmal in die andere fab rennen um neue maskenlayouts zuerfragen)
Wer Rechtschreibfehler findet, darf sie behalten!

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Re: Klausuren

Beitrag von Gerolf » 02.07.2010 13:26

Hier mal noch ein paar wichtige Feinheiten...

SDF(!) -beinhaltet: Signallaufzeiten, Gatterlaufzeiten, Laufzeit des gesamten Netzes
-kann erzeugt werden aus: Simulation (T-Spice), genauer aus Layout (Da dort Verbindungen feststehen)

Formale Verifikation (mathematische Überprüfung - Äquivalenzcheck)

Geometrische Verifikation (Begriff genau so nennen!) DRC, LVS, ERC, Extraktion

Warnungen bei GDSII-Erzeugung: Object/Pin on Layer... without GDSII number: -Diese Ebenen werden bei der Layouterstellung erzeugt, beinhalten Beschriftungen, haben aber keine GDSII-Nummer weil die nicht bei der Herstellung benötigt werden. Deshalb stellen diese Warnungen keine Fehler dar!

Extraktion: Bestandteil der Verifikation, dazu benötigte Daten: Layout + Extraktionsfile (beinhaltet: geometrische Anordnung von Polygonen, die Bauelemente ergeben, z.B. Transistor, C, R, L + Anordnungen, die keine Bauelemente ergeben (Wegkreuzungen) + Vias (!))

Gate Array: Unterschied, zwischen Gatterfertigung und nachträglicher Metallisierung deutlich machen

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Re: Klausuren

Beitrag von ThatGuy » 01.08.2013 14:06

Einige Ergänzungen aus meinem Gedächtnisprotokoll:

Nach einigen belegspezifischen Fragen zur Umsetzung der bearbeiteten Aufgabenstellung seitens der jeweiligen Betreuer folgten verschiedene Fragestellungen zum Inhalt der Vorlesung. Es wurde ein Großteil des Vorlesungsstoffes abgehandelt, wobei Prof. Lienig die Gruppenmitglieder der Reihe nach befragt und, sobald jemand eine Frage nicht beantworten kann, der jeweils Nächste diese bekommt. Er legt Wert auf kurze, prägnante Antworten, also sollte man nicht all zu weit ausschweifen oder um den heißen Brei herumreden - sofern ihm eine Antwort zu knapp ist, hakt er ohnehin noch mal nach.

Gefragt wurde neben den hier bereits genannten Dingen unter anderem noch:
  • Dreidimensionaler Entwurfsraum (Was ist enthalten bzw. aufgetragen? Einen der Bestandteile Hierarchie, Sicht oder Version näher erläutern)
  • zur Einteilung der Entwurfsstile: Wo lässt sich der Standardzellenentwurf einordnen?
  • Schritte des Entwurfsablaufs nennen (Spezifikation, logischer Entwurf, Schaltplanentwurf, ERC, Layoutentwurf mit Partitionierung/Floorplanning/Platzierung/Verdrahtung/Kompaktierung, DRC)
  • Unterteilung von Design-Rules (Abstandsregeln, Breitenregeln, Überlappungsregeln)
  • Warum und von welchem neuen Format wurde das Dateiformat GDSII für Layoutdaten des Schaltkreisentwurfs abgelöst? (GDSII erlaubt die Verwaltung von Layouts mit maximal 255 Maskenebenen, was für komplexere Entwürfe mittlerweile unzureichend ist; daher Nutzung des neueren OASIS-Formats)
  • Beschreibung des Aufbau von Gate Arrays und Field Programmable Gate Arrays (FPGA) (dabei den Unterschied zwischen beiden herausstellen)
  • Welchem Zweck dienen Back-Annotation-Daten? (Rücknotieren von Daten in den Schaltplan zum Zweck der Datenverwaltung, Simulation oder Parallelbearbeitung)
  • Warum ist ein Layout-Post-Processing notwendig? (Verringerung der erreichbaren Strukturgrößen unter die verwendete Belichtungswellenlänge)
  • Wichtigste Methoden der Resolution-Enhancement-Techniken benennen und eine davon näher beschreiben (Optical Proximity Correction, Phase Shifting Masks, Off-Axis-Illumination, Double-/Multiple-Patterning)
  • Was beschreibt beim Schaltplanentwurf der Begriff Instanz? (Nutzung eines Bibliothekselementes im Schaltplan mit Verweis auf den Bibliotheksdatensatz; dabei konkrete, eindeutig unterscheidbare Namensbezeichnung bei Instanziierung)
  • Worin liegt der Unterschied zwischen Optimierungszielen und Randbedingungen beim Layoutentwurf? (Im Vergleich zu Optimierungszielen wie Flächenbedarf oder Geschwindigkeit, die "weiche" Kriterien darstellen, sind Randbedingungen "harte" Kriterien, deren Einhaltung zwingend erforderlich ist)
Wenn man den Vorlesungsinhalt verinnerlicht und verstanden hat, sollte man in dieser Prüfung eigentlich keine Probleme bekommen. Die Bewertung ist meiner Ansicht nach sehr fair.

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Re: Klausuren

Beitrag von Master » 22.07.2014 16:33

Hier mal die Fragen mit allen Antworten. Es werdan davon natürlich nicht alle Fragen drankommen, sondern nur eine Auswahl davon.
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- Wir alle sind Spieler im selben Spiel und wir spielen immerzu das gleiche Spiel. 4 gewinnt.
- Exzellenzuni, Exzellenzcluster. Sind wir jetzt auch alle von Haus aus exzellente Studenten? Dann gilt: Lernen adé.
- 1Live-Sektorkind

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